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第1章 从PCB开始研究FPGA设计问题1

1.1 基于FPGA的高速电路板设计1

1.1.1 PCB材料选择1

1.1.2 PCB上的传输线走线2

1.1.3 阻抗计算3

1.1.4 降低串扰和维持信号完整性的布线方法3

1.2 FPGA的电源供电5

1.2.1 供电要求6

1.2.2 PCB设计的电源和地叠层分布8

1.3 退耦电容10

1.3.1 为何需要退耦电容11

1.3.2 计算电容值12

1.3.3 电容的摆放13

1.4 小结15

第2章 如何处理逻辑设计中的时钟域16

2.1 PLL对时钟域的管理17

2.2 单比特信号跨时钟域的同步处理18

2.2.1 亚稳态及其危害18

2.2.2 处理亚稳态的经典办法——双触发19

2.2.3 使用三级触发器对亚稳态进行同步处理21

2.2.4 如何同步快速信号到慢速时钟域22

2.3 多比特信号跨时钟域同步处理25

2.3.1 多比特信号融合25

2.3.2 多周期路径规划28

2.4 使用FIFO结构处理多比特跨时钟域信号29

2.5 多时钟域设计分区划分31

2.5.1 在时钟边界划分分区31

2.5.2 多时钟域分区划分后的静态时序分析32

2.5.3 对多周期规划逻辑设计进行分区划分33

2.6 设计中的门控时钟行波时钟的处理33

2.6.1 衍生时钟处理指导原则一34

2.6.2 衍生时钟处理指导原则二35

2.6.3 衍生时钟处理指导原则三35

2.6.4 衍生时钟处理的其他方法35

2.7 小结37

第3章 正确分析衍生时钟38

3.1 实例演示门控时钟分析处理39

3.1.1 时钟反相生成的时钟39

3.1.2 时钟经过缓冲后生成的时钟40

3.1.3 经过使能处理后的时钟41

3.1.4 时钟多路选择器输出的时钟44

3.1.5 经外部反馈回来的时钟58

3.2 实例演示衍生时钟的分析和处理61

3.2.1 触发器切换生成的时钟61

3.2.2 由行波计数器生成的时钟63

3.2.3 由同步计数器生成的时钟64

3.2.4 由PLL生成的时钟66

3.3 小结69

第4章 复位电路的实现及其时序分析处理70

4.1 同步复位设计处理70

4.2 异步复位设计处理75

4.3 异步复位同步化（异步复位同步释放设计处理）79

4.4 Recovery和Removal分析86

4.4.1 什么是Recovery和Removal分析87

4.4.2 什么是Recovery和Removal故障88

4.4.3 为何总是建议使用异步复位90

4.4.4 分析并解决Recovery故障91

4.5 小结94

第5章 如何写好状态机95

5.1 状态机的特定及常见问题95

5.2 如何选择状态机的编码方式96

5.3 合理选择及使用单进程或多进程来设计状态机98

5.3.1 多进程状态机98

5.3.2 单进程状态机100

5.3.3 状态机的比较100

5.4 设计综合工具能够识别的状态机107

5.4.1 采用Verilog编写108

5.4.2 采用VHDL编写109

5.5 小结113

第6章 如何在书写代码时进行速度优化114

6.1 逻辑设计中速度的概念114

6.2 时序收敛的早期考虑115

6.3 代码编写过程中时刻考虑时序优化116

6.3.1 编写时序收敛代码的总体规则117

6.3.2 通过减少关键路径上的组合逻辑单元数来优化时序117

6.3.3 适当进行逻辑复制以优化设计速度120

6.3.4 在组合逻辑中插入寄存器优化时序124

6.3.5 通过寄存器平衡优化时序128

6.3.6 使用并行结构优化时序134

6.3.7 通过消除代码中的优先级优化速度134

6.4 小结139

第7章 如何在书写代码时进行面积优化140

7.1 优化设计面积——操作符平衡140

7.2 优化设计面积——打破设计流水143

7.3 优化设计面积——资源共享148

7.3.1 在互斥操作中共享操作符148

7.3.2 共享表达式151

7.3.3 共享逻辑功能模块153

7.4 复位对设计面积的影响156

7.5 从器件角度理解如何节省资源157

7.5.1 利用厂家原语进行面积优化158

7.5.2 巧用触发器的控制端口158

7.5.3 多路选择器优化164

7.6 小结172

第8章 代码优化设计实例分析173

8.1 对设计时序进行优化的实例分析173

8.1.1 时序优化实例一：同步电路时序分析173

8.1.2 时序优化实例二：异步电路及时序例外分析179

8.1.3 时序优化实例三：利用PLL对设计进行时序优化188

8.2 修改代码优化面积具体实例分析192

8.3 小结200

第9章 如何编写可综合代码201

9.1 普通if和case语句可综合代码书写规则202

9.1.1 基本的if语句202

9.1.2 简单的case语句205

9.2 如何调整if和case语句中关键信号的路径207

9.2.1 简单、多个并行if语句的情况207

9.2.2 单个if语句的情况208

9.2.3 if语句嵌套case语句的情况212

9.2.4 case语句嵌套if语句的情况216

9.3 提高设计性能的代码技巧220

9.3.1 通过复制数据路径提高设计性能220

9.3.2 如何更好地处理if条件语句中的算术操作223

9.4 代码可综合常用指导原则226

9.4.1 避免创建不必要的锁存器226

9.4.2 进程中的敏感列表一定要完备228

9.4.3 for循环的使用以及避免组合逻辑回环229

9.4.4 阻塞和非阻塞赋值231

9.4.5 可综合代码设计对时钟和复位的要求232

9.5 小结235

第10章 综合以及布局布线优化236

10.1 综合级速度与面积优化设置236

10.2 使用设计助手和优化顾问238

10.3 对设计执行早期时序估算241

10.4 综合网表优化242

10.5 物理综合244

10.5.1 物理综合概述244

10.5.2 针对性能的物理综合优化选项246

10.5.3 针对布局布线的物理综合优化选项249

10.6 了解并理解布局布线工具及其对设计的优化249

10.6.1 可以帮助布局布线的一些综合建议250

10.6.2 时序约束及其优化250

10.6.3 优化I/O时序253

10.6.4 优化设计面积253

10.7 了解逻辑单元所见即所得结构260

10.7.1 逻辑单元结构260

10.7.2 布线延时与布线距离以及布线规则的关系262

10.7.3 综合网表建议262

10.7.4 综合及优化264

10.8 小结266

第11章 预先布图规划267

11.1 增量编译267

11.1.1 增量编译简介267

11.1.2 使用增量编译的设计流程269

11.2 为何要对设计进行分区和布图规划270

11.3 对设计进行分区划分273

11.3.1 设计分区划分宏观考虑因素274

11.3.2 设计分区划分指导原则276

11.3.3 如何对第三方设计进行分区划分287

11.3.4 检查设计分区的质量293

11.3.5 从底层导入设计时如何导入SDC约束297

11.4 对设计进行预先布图规划的危害300

11.5 布图规划301

11.5.1 布图规划简介301

11.5.2 布图规划布局指导原则304

11.5.3 实际应用实例推荐的设计流程307

11.6 小结309

参考文献310