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第1章 绪论1

1.1 VLSI简介1

1.1.1 简介1

1.1.2 VLSI电路的基本特征3

1.1.3 VLSI电路设计中存在的问题6

1.1.4 VLSI经济学9

1.2 开关MOS晶体管11

1.2.1 nMOS晶体管11

1.2.2 pMOS晶体管12

1.2.3 CMOS传输门13

1.2.4 简单开关逻辑设计14

1.2.5 CMOS逻辑设计规则17

1.3 VLSI设计与制造24

1.3.1 设计技术24

1.3.2 单元设计30

1.3.3 CMOS工艺34

1.3.4 CMOS版图35

1.3.5 版图设计规则37

1.4 数字系统的实现方法38

1.4.1 未来趋势38

1.4.2 实现方式39

1.5 小结40

参考文献41

习题42

第2章 MOS晶体管基础46

2.1 半导体基础46

2.1.1 本征半导体46

2.1.2 非本征半导体49

2.1.3 载流子输运过程52

2.2 pn结54

2.2.1 pn结54

2.2.2 金属-半导体结59

2.3 MOS晶体管理论60

2.3.1 MOS系统60

2.3.2 MOS晶体管工作原理65

2.3.3 MOS晶体管的I-V特性66

2.3.4 按比例缩小理论69

2.4 MOS晶体管的高级特性72

2.4.1 MOS晶体管的非理想特性72

2.4.2 阈值电压效应74

2.4.3 泄漏电流76

2.4.4 短沟道I-V特性80

2.4.5 温度效应83

2.4.6 MOS晶体管的限制83

2.5 SPICE和建模85

2.5.1 SPICE简介85

2.5.2 二极管模型93

2.5.3 MOS晶体管模型94

2.6 小结96

参考文献97

习题98

第3章 CMOS集成电路制造101

3.1 基本工艺101

3.1.1 热氧化101

3.1.2 掺杂工艺102

3.1.3 光刻105

3.1.4 薄膜去除113

3.1.5 薄膜淀积116

3.2 各种材料及其应用120

3.2.1 绝缘体120

3.2.2 半导体122

3.2.3 导体123

3.3 工艺集成124

3.3.1 FEOL125

3.3.2 BEOL133

3.3.3 后端工艺141

3.4 先进CMOS工艺和器件144

3.4.1 先进CMOS工艺器件144

3.4.2 先进CMOS工艺150

3.5 小结151

参考文献152

习题155

第4章 版图设计156

4.1 版图设计规则156

4.1.1 版图设计的基本概念156

4.1.2 基本结构的版图161

4.1.3 高级版图设计讨论165

4.1.4 相关CAD工具167

4.2 CMOS闩锁及其预防168

4.2.1 CMOS闩锁168

4.2.2 闩锁的预防170

4.3 版图设计172

4.3.1 单元概念172

4.3.2 基本版图设计176

4.4 复杂逻辑门的版图设计方法180

4.4.1 源/漏共享180

4.4.2 欧拉路径法181

4.4.3 版图设计小结185

4.5 小结186

参考文献187

习题187

第5章 延迟模型和路径延迟优化190

5.1 MOS晶体管的电阻和电容190

5.1.1 MOS晶体管的电阻190

5.1.2 MOS晶体管的电容192

5.2 传输延迟与延迟模型198

5.2.1 电压电平与噪声容限198

5.2.2 与时序相关的基本术语199

5.2.3 传输延迟201

5.2.4 单元延迟模型207

5.2.5 Elmore延迟模型213

5.3 路径延迟优化215

5.3.1 驱动较大容性负载216

5.3.2 路径延迟优化216

5.3.3 逻辑功效和路径延迟优化221

5.4 小结226

参考文献226

习题227

第6章 功耗与低功耗设计230

6.1 功耗230

6.1.1 功耗的组成部分230

6.1.2 动态功耗231

6.1.3 设计裕度233

6.1.4 确定导线宽度234

6.2 低功耗逻辑设计原则236

6.2.1 基本原则236

6.2.2 降低电压摆幅236

6.2.3 减少转换操作238

6.2.4 减小开关电容241

6.3 低功耗逻辑架构241

6.3.1 流水线技术241

6.3.2 并行处理技术243

6.4 功率管理243

6.4.1 基本技术243

6.4.2 动态功率管理249

6.5 小结252

参考文献252

习题254

第7章 静态逻辑电路255

7.1 基本静态逻辑电路255

7.1.1 静态逻辑电路的类型255

7.1.2 CMOS反相器256

7.1.3 与非门261

7.1.4 或非门264

7.1.5 基本门尺寸266

7.2 单轨逻辑电路270

7.2.1 CMOS逻辑电路270

7.2.2 基于TG的逻辑电路272

7.2.3 有比逻辑电路275

7.3 双轨逻辑电路281

7.3.1 共源共栅电压开关逻辑（CVSL）281

7.3.2 互补传输晶体管逻辑（CPL）284

7.3.3 DCVSPG286

7.3.4 双传输晶体管逻辑（DPL）288

7.4 小结289

参考文献290

习题291

第8章 动态逻辑电路294

8.1 动态逻辑简介294

8.1.1 MOS管开关294

8.1.2 基本动态逻辑298

8.1.3 局部放电冒险302

8.1.4 动态逻辑电路类型303

8.2 动态逻辑的非理想效应304

8.2.1 开关的泄漏电流305

8.2.2 电荷注入和电容耦合305

8.2.3 电荷损失效应308

8.2.4 电荷共享效应310

8.2.5 电源噪声312

8.3 单轨动态逻辑313

8.3.1 多米诺逻辑313

8.3.2 np多米诺逻辑318

8.3.3 两相不交叠时钟模式318

8.3.4 时钟延迟多米诺逻辑321

8.3.5 条件电荷管理器323

8.4 双轨动态逻辑324

8.4.1 双轨多米诺逻辑325

8.4.2 动态CVSL325

8.4.3 基于读出放大器的动态逻辑327

8.5 钟控CMOS逻辑328

8.5.1 钟控单轨逻辑329

8.5.2 钟控双轨逻辑333

8.6 小结333

参考文献334

习题336

第9章 时序逻辑设计340

9.1 时序逻辑基础340

9.1.1 霍夫曼模型340

9.1.2 基本存储器件342

9.1.3 亚稳态和冒险343

9.1.4 仲裁器345

9.2 存储元件346

9.2.1 静态存储元件346

9.2.2 动态存储单元358

9.2.3 脉冲调制锁存器364

9.2.4 准动态触发器365

9.2.5 低功耗触发器366

9.3 钟控系统中的时序问题368

9.3.1 触发器系统的时序问题368

9.3.2 时钟偏移370

9.3.3 锁存器系统的时序问题372

9.3.4 脉冲锁存器（Pulsed-Latch）系统的时序问题375

9.4 流水线系统376

9.4.1 流水线系统分类376

9.4.2 同步流水线377

9.4.3 异步流水线379

9.4.4 波形流水线380

9.5 小结382

参考文献382

习题384

第10章 数据通路设计388

10.1 基本组合元件388

10.1.1 译码器388

10.1.2 编码器390

10.1.3 多路选择器393

10.1.4 多路分配器395

10.1.5 幅值比较器397

10.2 基本的时序元件398

10.2.1 寄存器399

10.2.2 移位寄存器399

10.2.3 计数器400

10.2.4 序列发生器402

10.3 移位器404

10.3.1 基本移位操作404

10.3.2 移位器的实现方法405

10.4 加法/减法408

10.4.1 基本全加器408

10.4.2 n位加法器/减法器409

10.4.3 并行前置加法器419

10.5 乘法425

10.5.1 无符号乘法器425

10.5.2 有符号乘法器431

10.6 除法435

10.6.1 不恢复除法435

10.6.2 不恢复除法的实现方法437

10.7 小结438

参考文献439

习题441

第11章 存储器445

11.1 简介445

11.1.1 存储器分类445

11.1.2 存储器结构447

11.1.3 存储器存取时序449

11.2 静态随机存取存储器450

11.2.1 RAM核结构450

11.2.2 SRAM的工作原理458

11.2.3 行译码器460

11.2.4 列译码器/多路选择器464

11.2.5 读出放大器466

11.2.6 ATD电路和时序的产生471

11.3 动态随机存取存储器472

11.3.1 单元结构472

11.3.2 存储阵列结构475

11.4 只读存储器476

11.4.1 或非型ROM477

11.4.2 与非型ROM478

11.5 非易失性存储器479

11.5.1 闪存480

11.5.2 其他非易失性存储器485

11.6 其他存储器件488

11.6.1 内容寻址存储器488

11.6.2 寄存器文件491

11.6.3 双端口RAM493

11.6.4 可编程逻辑阵列494

11.6.5 FIFO497

11.7 小结498

参考文献499

习题502

第12章 设计方法和实现方式504

12.1 设计方法和实现架构504

12.1.1 系统级设计504

12.1.2 RTL级设计506

12.1.3 实现架构508

12.2 综合流程509

12.2.1 一般综合流程509

12.2.2 RTL综合流程510

12.2.3 物理综合流程511

12.3 数字系统的实现方式512

12.3.1 基于平台实现的系统512

12.3.2 ASIC515

12.3.3 现场可编程器件518

12.3.4 实现方式的选择521

12.4 实例研究——简单启动/停止定时器523

12.4.1 设计要求523

12.4.2 基于μP的设计524

12.4.3 基于FPGA的设计525

12.4.4 基于单元的设计526

12.5 小结528

参考文献528

习题529

第13章 互连线530

13.1 RLC寄生器件530

13.1.1 电阻530

13.1.2 电容534

13.1.3 电感537

13.2 互连线和仿真模型539

13.2.1 互连线模型539

13.2.2 仿真模型540

13.3 互连线的寄生效应542

13.3.1 RC延迟542

13.3.2 电容耦合效应545

13.3.3 RLC效应548

13.4 传输线模型549

13.4.1 无损传输线549

13.4.2 有损传输线553

13.4.3 传输线终端554

13.5 高级专题556

13.5.1 自定时再生器（STR）556

13.5.2 片上网络557

13.5.3 考虑互连线的逻辑功效557

13.6 小结559

参考文献559

习题561

第14章 电源分布和时钟设计563

14.1 电源分布网络563

14.1.1 电源分布网络设计中的问题563

14.1.2 电源分布网路566

14.2 时钟产生和分配网络569

14.2.1 时钟系统架构569

14.2.2 时钟产生电路570

14.2.3 时钟分配网络572

14.3 锁相环/延迟锁定回路575

14.3.1 电荷泵PLL575

14.3.2 全数字PLL582

14.3.3 延迟锁定回路584

14.4 小结586

参考文献586

习题588

第15章 输入/输出模块和ESD保护网络589

15.1 普通芯片结构589

15.1.1 普通芯片结构简介589

15.1.2 常规考虑590

15.2 输入缓冲器591

15.2.1 施密特电路591

15.2.2 电平转换电路595

15.2.3 差分缓冲器596

15.3 输出驱动器/缓冲器598

15.3.1 唯nMOS缓冲器598

15.3.2 三态缓冲器设计599

15.3.3 双向I/O电路600

15.3.4 驱动传输线601

15.3.5 同步转换噪声602

15.4 静电放电保护网络604

15.4.1 ESD模型和设计问题604

15.4.2 常规ESD保护网络605

15.4.3 ESD保护网络606

15.5 小结610

参考文献610

习题611

第16章 测试、验证和可测性设计612

16.1 VLSI测试简介612

16.1.1 验证测试612

16.1.2 晶圆测试614

16.1.3 器件测试615

16.2 故障模型616

16.2.1 故障模型616

16.2.2 故障检测619

16.3 自动测试信号产生620

16.3.1 测试向量620

16.3.2 路径敏化621

16.4 可测性电路设计623

16.4.1 特定法624

16.4.2 扫描路径法625

16.4.3 内建自测试627

16.4.4 边界扫描标准——IEEE 1149.1631

16.5 系统级测试632

16.5.1 SRAM BIST和March测试632

16.5.2 核测试634

16.5.3 SoC测试635

16.6 小结636

参考文献636

习题638

附录A Verilog HDL/SystemVerilog简介640

术语表678