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第1章 数制和编码1

1.1按位计数制1

1.2八进制和十六进制2

1.3常用按位计数制的转换3

1.4十进制数的二进制编码5

*1.5字符编码7

参考资料8

训练题8

练习题9

第2章 组合逻辑设计原理10

2.1开关代数11

2.1.1公理11

2.1.2单变量定理13

2.1.3二变量定理和三变量定理13

2.1.4 n变量定理14

2.1.5对偶性16

2.1.6逻辑函数的标准表示法18

2.2组合电路分析21

2.3组合电路的综合24

2.3.1电路描述与设计25

2.3.2电路处理27

2.3.3组合电路最小化28

2.3.4卡诺图30

2.3.5最小化“积之和”表达式31

2.3.6其他最小化问题37

2.3.7程序化的最小化方法37

*2.4定时冒险38

2.4.1静态冒险39

2.4.2利用卡诺图发现静态冒险40

2.4.3动态冒险41

2.4.4设计无冒险电路41

参考资料42

训练题43

练习题44

第3章 硬件描述语言48

3.1基于HDL的数字设计48

3.1.1为什么用HDL48

3.1.2 HDL工具组49

3.1.3基于HDL的设计流程50

3.2 VHDL硬件描述语言52

3.2.1程序结构52

3.2.2类型、常量和数组55

3.2.3函数和过程58

3.2.4库和包61

3.2.5结构形式的设计元素62

3.2.6数据流形式的设计元素65

3.2.7行为形式的设计元素67

3.2.8时间尺度71

3.2.9模拟72

3.2.10 测试平台73

3.2.11时序逻辑设计的VHDL特性74

3.2.12综合74

参考资料75

训练题76

练习题76

第4章 组合逻辑设计实践78

4.1组合型PLD79

4.1.1可编程逻辑阵列79

4.1.2可编程阵列逻辑器件80

4.1.3通用阵列逻辑器件83

4.1.4复杂型可编程逻辑器件84

4.2译码器85

4.2.1二进制译码器85

4.2.2大规模元件的逻辑符号86

4.2.3 3-8译码器74x 13887

4.2.4级联二进制译码器90

4.2.5用VHDL实现译码器91

4.3编码器95

4.3.1优先级编码器96

4.3.2优先级编码器74×4896

4.3.3用VHDL实现编码器97

4.3.4用Verilog实现编码器99

4.4三态器件100

4.4.1三态缓冲器100

4.4.2标准MSI三态缓冲器102

*4.4.3用VHDL实现三态输出104

4.5多路复用器107

4.5.1标准MSI多路复用器108

4.5.2扩展多路复用器110

4.5.3多路复用器、多路分配器和总线112

4.5.4用VHDL实现多路复用器114

4.6“异或”门和奇偶校验电路115

4.6.1“异或”门和“异或非”门115

4.6.2奇偶校验电路116

4.6.3 9位奇偶校验发生器74x280117

4.6.4奇偶校验的应用118

4.6.5用VHDL实现“异或”门和奇偶校验电路119

4.7比较器121

4.7.1比较器结构122

4.7.2迭代电路123

4.7.3迭代比较器电路123

4.7.4标准MSI大小比较器124

4.7.5用HDL实现比较器127

4.7.6用ABEL和PLD实现比较器127

4.7.7用VHDL实现比较器128

4.7.8用Verilog实现比较器130

*4.8加法器、减法器和ALU133

4.8.1半加器和全加器134

4.8.2串行进位加法器134

4.8.3减法器135

4.8.4先行进位加法器136

4.8.5 MSI加法器137

4.8.6 MSI算术逻辑单元146

4.8.7组间先行进位141

4.8.8用VHDL实现加法器142

参考资料145

训练题146

练习题147

第5章 时序逻辑设计原理151

5.1双稳态元件152

5.1.1数字分析153

5.1.2模拟分析153

5.1.3亚稳态特性153

5.2锁存器与触发器154

5.2.1 S-R锁存器155

5.2.2 S-R锁存器157

5.2.3具有使能端的S-R锁存器157

5.2.4 D锁存器158

5.2.5边沿触发式D触发器159

5.2.6具有使能端的边沿触发式D触发器161

5.2.7扫描触发器162

*5.2.8主从式S-R触发器163

*5.2.9主从式J-K触发器164

*5.2.10边沿触发式J-K触发器165

5.2.11 T触发器166

5.3时钟同步状态机分析167

5.3.1状态机结构167

5.3.2输出逻辑168

5.3.3特征方程169

5.3.4使用D触发器的状态机分析169

5.4时钟同步状态机设计176

5.4.1状态表设计举例177

5.4.2状态最小化180

5.4.3状态赋值181

5.4.4采用D触发器的综合183

*5.4.5采用J-K触发器的综合185

5.4.6采用D触发器的其他设计例子186

5.5用状态图设计状态机189

5.6用VHDL设计时序电路194

5.6.1时钟电路194

5.6.2用VHDL设计状态机196

5.6.3 VHDL状态机举例197

5.6.4 VHDL中的状态赋值199

5.6.5 VHDL中的流水线型输出200

5.6.6不用状态表的直接VHDL编程201

5.6.7更多VHDL状态机例子202

5.6.8用VHDL定义触发器204

5.6.9 VHDL状态机测试平台205

5.6.10反馈时序电路208

参考资料209

训练题210

练习题212

第6章 时序逻辑设计实践215

6.1锁存器和触发器215

6.1.1 SSI型锁存器和触发器215

*6.1.2开关消颤216

*6.1.3最简单的开关消颤电路217

*6.1.4总线保持电路218

6.1.5多位寄存器和锁存器219

6.1.6用VHDL实现寄存器和锁存器221

6.2时序型PLD224

6.2.1时序型GAL器件224

6.2.2 PLD定时规格说明228

6.3计数器230

6.3.1行波计数器230

6.3.2同步计数器231

6.3.3 MSI型计数器及应用231

6.3.4二进制计数器状态的译码235

6.3.5用VHDL实现计数器236

6.4移位寄存器239

6.4.1移位寄存器结构239

6.4.2 MSI移位寄存器241

6.4.3移位寄存器计数器242

6.4.4环形计数器243

6.4.5用VHDL实现移位寄存器245

6.5同步设计方法248

6.6同步设计中的障碍250

6.6.1时钟偏移251

6.6.2选通时钟253

6.6.3异步输入254

6.9同步器故障和亚稳定性256

6.7.1同步器故障257

6.7.2亚稳定性分辨时间257

6.7.3可靠同步器设计258

6.7.4亚稳定的定时分析258

6.7.5更好的同步器260

6.7.6其他同步器设计261

6.7.7同步高速数据传输263

参考资料271

训练题272

练习题273

第7章 存储器、CPLD和FPGA277

7.1只读存储器277

7.1.1 ROM用于“随机”组合逻辑函数278

*7.1.2 ROM的内部结构280

*7.1.3二维译码282

7.1.4商用ROM的类型284

7.1.5 ROM的控制输入和定时287

7.1.6 ROM的应用289

7.2读／写存储器293

7.3静态RAM294

7.3.1静态RAM的输入和输出294

7.3.2静态RAM的内部结构294

7.3.3静态RAM的定时296

*7.3.4标准静态RAM297

*7.3.5同步SRAM299

7.4动态RAM302

7.4.1动态RAM的结构302

7.4.2 SDRAM的定时304

7.4.3 DDR SDRAM306

7.5复杂可编程逻辑器件307

7.5.1 Xilinx XC9500 CPLD系列308

7.5.2功能块体系结构309

7.5.3输入／输出块体系结构311

7.5.4开关矩阵312

7.6现场可编程门阵列314

7.6.1 Xilinx XC4000 FPGA系列314

7.6.2可配置逻辑块315

7.6.3输入／输出块317

7.6.4可编程互连318

参考资料320

训练题321

练习题321