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目 录1

第一章绪论1

1.1初步了解Verilog HDL3

1.2 Verilog HDL的历史4

1.3 VerilogHDL的主要能力5

1.4系统集成电路设计技术7

1.4.1 系统级集成电路设计方法7

1.4.2系统级集成电路设计中的IP问题8

1.4.3 系统级集成电路测试技术9

1.4.4 系统级集成电路芯片加工技术9

1.4.5 系统级集成电路的发展未来10

1.5 与VHDL的区别11

2.1概述13

第二章 VHDL语言初探13

2.2 EDA16

2.3相关概念17

2.3.1行为描述语言17

2.3.2数据流描述语言18

2.3.3 网表描述语言19

2.4硬件仿真19

2.5VHDL背景20

2.5.1 VHDL历史与特点20

2.5.2 已存在的语言20

2.5.3VHDL要求21

2.6 VHDL语言21

2.7 VHDL中的基本概念22

2.7.1基本概念22

2.7.2并发性和时序23

2.7.3对象与数据类型24

2.7.4 VHDL的主要构件28

2.8行为建模30

2.8.1行为建模引论30

2.8.2传输延时和固有延时的对比31

2.8.3仿真delta32

2.8.4驱动33

2.8.5类属34

2.8.6块语句35

2.9顺序进程37

2.9.1进程语句37

2.9.2信号赋值和变量赋值38

2.9.3顺序语句39

2.10值类属性44

2.10.1值类型属性45

2.10.2数组属性46

2.10.3值块属性47

2.10.4函数类属性48

2.10.5信号类属性53

第三章 Verilog结构54

3.1模块54

3.2模块测试61

3.3时延及数据流63

3.3.1 时延63

3.3.2数据流描述方式64

3.4行为描述方式65

3.5结构化描述形式67

3.6混合设计描述方式69

3.7设计模拟69

3.8.1 Verilog语言的3种描述方法72

3.8描述72

3.8.2词法习俗73

3.9数据类型76

3.9.1按物理数据类型分78

3.9.2按抽象数据类型分78

3.10运算符和表达式79

3.10.1算术运算符79

3.10.2符号运算符80

3.10.3关系运算符80

3.10.4逻辑运算符83

3.10.5位逻辑运算符83

3.10.6一元约简运算符84

3.10.7其他运算符84

3.10.10 for循环语句86

3.10.9过程语句86

3.10.8运算符优先级排序86

3.10.11 while循环语句87

3.10.12 case语句87

3.10.13 repeat循环语句88

3.10.14 forever循环语句88

3.11其他语句89

3.11.1参数语句89

3.11.2连续赋值语句90

3.11.3阻塞和无阻塞过程赋值90

3.12任务和函数结构91

3.13时序控制92

3.13.1延迟控制（#）93

3.13.2事件93

3.13.3等待语句94

3.13.4延迟定义块95

3.14 Verilog-XL仿真96

3.15并行的概念98

3.15.1 fork-join结构98

3.15.2 disable语句99

3.16功能与任务99

3.17描述的类型101

3.17.1行为级描述101

3.17.2结构级描述102

3.17.3混合模式表达103

3.18不同模块中的变量存取103

第四章Verilog HDL基本要素107

4.1标识符107

4.4系统任务和函数108

4.5编译指令108

4.3格式108

4.2注释108

4.5.1′define和′undef109

4.5.2′ifdef、′else和′endif109

4.5.3′default-nettype110

4.5.4′include110

4.5.5 resetall110

4.5.6 timescale110

4.5.7′unconnected-drive和′nounconnected-drive112

4.5.8′celldefine和′endcelldefine112

4.6值集合112

4.6.1整型数113

4.6.2实数114

4.7.1线网类型115

4.6.3 字符串115

4.7数据类型115

4.7.2未说明的线网118

4.7.3向量和标量线网119

4.7.4寄存器类型119

4.8参数123

4.9 C与VerilogHDL语言124

4.9.1 C与Veiilog配合124

4.9.2 C与Verilog的限制124

4.10改进嵌入算子125

4.11使用状态信息126

4.12寄存器的使用128

4.13传播常量129

4.15共享复杂算子130

4.14随机逻辑描述130

4.16关键路径提取132

4.16.1 简单组合电路关键路径提取方法132

4.16.2较复杂的always块中关键路径提取方法132

4.16.3复杂状态机中关键路径提取方法134

第五章模块基本结构138

5.1行为描述的结构138

5.1.1过程块139

5.1.2 initial过程块140

5.1.3 always过程块142

5.2语句块145

5.2.1串行块（begin-end块）146

5.2.2并行块（fork-join块）148

5.2.3 串行块和并行块的混合使用149

6.1.1延时控制153

第六章行为描述153

6.1时间控制153

6.1.2边沿触发事件控制157

6.1.3电平敏感事件控制（wait）语句165

6.2赋值语句167

6.2.1过程赋值语句的基本格式167

6.2.2过程赋值的两种延时方式168

6.2.3阻塞型过程赋值173

6.2.4非阻塞型过程赋值174

6.2.5连续赋值语句177

6.2.6过程连续赋值语句182

6.3分支语句188

6.3.1 if-else条件分支语句188

6.3.2 case分支控制语句191

6.4.1 forever循环语句197

6.4循环控制语句197

6.4.2 repeat循环语句199

6.4.3 while循环语句200

6.4.4 for循环语句201

6.5任务（task）与函数（function）204

6.5.1任务（task）204

6.5.2 函数（function）209

第七章Verilog HDL简单设计214

7.1加法器源程序214

7.2计数器215

7.3锁存器220

7.4元件例化220

7.5 12位寄存器220

7.6带load,clr等功能的寄存器221

7.7一个简单的状态机222

7.8加法器源程序223

7.9用状态机设计的交通灯控制器224

7.10一个简单的UART227

7.11状态机举例233

7.12可综合风格的计数器设计237

第八章硬盘控制器子系统模块化设计240

8.1功能描述240

8.2硬盘控制器子系统结构240

8.2.1 直异步FIFO电路240

8.2.2 CRC计算电路252

8.2.3 UDMA状态机电路256

8.3硬盘功能模拟260

8.4系统功能测试296

9.1功能描述300

第九章PCI局部总线控制器设计300

9.2 PCI Master状态机描述301

9.3 PCI Slave状态机描述303

9.4系统功能模拟307

第十章Verilog建模与调试技巧313

10.1双向端口313

10.2具有不确定输入值的组合电路316

10.3作查表用的大存储器317

10.4加载交叉存取式存储器321

10.5建立和维持约束条件的验证324

10.6 Verilog执行顺序和调度的影响324

10.7复杂模块测试向量的产生326

10.8测试向量的验证330

11.1数字逻辑电路332

第十一章自测电路332

11.3存储器嵌入式自测（BIST）电路333

11.3.1存储器BIST的概念333

11.3.2存储器测试与错误类型333

11.2嵌入式自测（BIST）电路原理333

11.3.3存储器BIST电路结构334

11.3.4存储器BIST电路举例335

附录A Verilog HDL形式化语法定义368

A.1 BNF语法形式368

A.2 BNF语法368

附录B Verilog关键词378

C.2不支持的语句379

C.4不支持的门级结构379

C.3不支持的操作符379

C.1不支持的定义和说明379

附录C HDL编译器不支持的Verilog结构379

C.5不支持的其他结构380

附录D Verilog HDL设计练习381

练习一、简单的组合逻辑设计381

练习二、简单时序逻辑电路的设计382

练习三、利用条件语句实现较复杂的时序逻辑电路384

练习四、设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别385

练习五、用always块实现较复杂的组合逻辑电路388

练习六、在VerilogHDL中使用函数390

练习七、在VerilogHDL中使用任务（task）392

练习八、利用有限状态机进行复杂时序逻辑的设计394

练习九、利用状态机的嵌套实现层次结构化设计397

练习十、通过模块之间的调用实现自顶向下的设计402