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第1章 Vivado设计导论1

1.1 Vivado系统级设计流程1

1.2 Vivado功能和特性3

1.3 Vivado使用模式4

1.3.1 Vivado工程模式和非工程模式不同点比较5

1.3.2 工程模式和非工程模式命令的不同5

1.4 最新的UItraScale结构7

1.4.1 可配置逻辑块7

1.4.2 时钟资源和时钟管理单元9

1.4.3 块存储器资源13

1.4.4 专用的DSP模块15

1.4.5 输入／输出块16

1.4.6 高速串行收发器17

1.4.7 PCI-E模块18

1.4.8 Interlaken集成块18

1.4.9 Ethernet模块19

1.4.10 系统监控器模块19

1.4.11 配置模块19

1.4.12 互连资源20

第2章 V ivado工程模式和非工程模式设计流程21

2.1 工程模式设计流程21

2.1.1 启动Vivado集成开发环境21

2.1.2 建立新的设计工程22

2.1.3 Vivado设计主界面及功能26

2.1.4 创建并添加一个新的设计文件30

2.1.5 RTL描述和分析34

2.1.6 设计综合和分析36

2.1.7 设计行为级仿真41

2.1.8 添加约束条件45

2.1.9 XDC约束语法规则49

2.1.10 设计实现和分析50

2.1.11 设计时序仿真55

2.1.12 生成编程文件56

2.1.13 下载比特流文件到FPGA57

2.2 非工程模式设计流程61

2.2.1 修改路径61

2.2.2 设置输出路径62

2.2.3 设置设计源文件和约束62

2.2.4 运行综合63

2.2.5 运行布局63

2.2.6 运行布线64

2.2.7 生成比特流文件64

第3章 Vivado调试流程65

3.1 设计调试原理和方法65

3.2 创建新的FIFO调试工程66

3.3 添加FIFO IP到设计中67

3.4 添加顶层设计文件70

3.5 例化FIFO71

3.6 添加约束文件75

3.7 网表插入调试探测流程方法及实现77

3.7.1 网表插入调试探测流程的方法77

3.7.2 网表插入调试探测流程的实现79

3.8 使用添加HDL属性调试探测流程83

3.9 使用HDL例化调试核调试探测流程84

第4章 基于IP的嵌入式系统设计流程89

4.1 简单硬件系统设计89

4.1.1 创建新的工程90

4.1.2 使用IP集成器创建处理器系统91

4.1.3 生成顶层HDL和导出设计到SDK96

4.1.4 创建存储器测试程序98

4.1.5 验证设计100

4.2 在PL内添加外设102

4.2.1 打开工程102

4.2.2 添加两个GPIO实例102

4.2.3 连接外部GPIO外设108

4.2.4 生成比特流和导出到SDK112

4.2.5 生成测试程序112

4.2.6 验证设计116

4.3 创建和添加定制IP116

4.3.1 使用外设模板创建定制IP116

4.3.2 使用IP封装器封装外设122

4.3.3 修改工程设置124

4.3.4 添加定制IP到设计125

4.3.5 添加约束XDC128

4.3.6 添加BRAM129

4.4 编写软件程序130

4.4.1 打开工程130

4.4.2 创建应用工程132

4.4.3 为LED_ IP分配驱动136

4.4.4 分析汇编目标文件138

4.4.5 验证设计138

4.5 软件控制定时器和调试140

4.5.1 打开工程140

4.5.2 创建SDK软件工程140

4.5.3 在硬件上验证操作143

4.5.4 启动调试器144

4.6 使用硬件分析仪调试146

4.6.1 ILA核原理147

4.6.2 VIO核原理150

4.6.3 打开工程151

4.6.4 添加定制IP152

4.6.5 添加I LA和VIO核152

4.6.6 标记和分配调试网络154

4.6.7 生成比特流文件156

4.6.8 生成测试程序156

4.6.9 测试和调试157

第5章 Vivado HLS设计流程163

5.1 高级综合工具概述163

5.1.1 高级综合工具的功能和特点163

5.1.2 不同的命令对HLS综合结果的影响164

5.1.3 从C模型中提取硬件结构166

5.2 高级综合工具调度和绑定168

5.2.1 高级综合工具调度168

5.2.2 高级综合工具绑定168

5.3 Vivado HLS工具的优势169

5.4 C代码的关键属性170

5.4.1 函数171

5.4.2 类型171

5.4.3 循环178

5.4.4 数组179

5.4.5 端口180

5.4.6 操作符181

5.5 时钟测量术语说明182

5.6 HLS关键优化策略183

5.6.1 延迟和吞吐量183

5.6.2 循环的处理190

5.6.3 数组的处理193

5.6.4 函数内联198

5.6.5 命令和编译指示200

5.7 基于HLS的数字系统实现202

5.7.1 基于HLS实现组合逻辑202

5.7.2 基于HLS实现时序逻辑217

5.7.3 基于HLS实现矩阵相乘223

第6章 System Generator设计流程242

6.1 FPGA信号处理方法242

6.2 FPGA模型设计模块244

6.2.1 Xilinx Blockset244

6.2.2 Xilinx Reference Blockset244

6.3 System Generator运行环境的配置245

6.4 信号模型的构建和实现245

6.4.1 信号模型的构建245

6.4.2 模型参数的设置249

6.4.3 信号处理模型的仿真252

6.4.4 生成模型子系统253

6.4.5 模型HDL代码的生成254

6.4.6 打开生成设计文件并仿真255

6.4.7 协同仿真的配置及实现256

6.4.8 生成IP核259

6.5 编译MATLAB到FPGA260

6.5.1 模型的设计原理260

6.5.2 系统模型的建立262

6.5.3 系统模型的仿真264

6.6 FIR滤波器的设计与实现265

6.6.1 FIR滤波器设计原理265

6.6.2 生成FIR滤波器系数266

6.6.3 建模FIR滤波器模型267

6.6.4 仿真FIR滤波器模型270

6.6.5 修改 FIR滤波器模型272

6.6.6 仿真修改后FIR滤波器模型273

第7章 Vivado部分可重配置设计流程274

7.1 可重配置导论274

7.1.1 可重配置的概念274

7.1.2 可重配置的应用275

7.1.3 可重配置的特点278

7.1.4 可重配置术语解释280

7.1.5 可重配置的要求281

7.1.6 可重配置的标准281

7.1.7 可重配置的流程283

7.2 可重配置的实现283

7.2.1 查看脚本283

7.2.2 综合设计284

7.2.3 实现第一个配置285

7.2.4 实现第二个配置290

7.2.5 验证配置291

7.2.6 生成比特流292

7.2.7 部分重配置FPGA293

第8章 Vivado高级设计技术295

8.1 Vivado支持的属性295

8.1.1 ASYNC REG295

8.1.2 BLACK BOX295

8.1.3 BUFFERTYPE296

8.1.4 DONTTOUCH296

8.1.5 FSM ENCODING297

8.1.6 FSM SAFE STATE298

8.1.7 FULL_CASE（Verilog Only）298

8.1.8 GATED CLOCK298

8.1.9 IOB299

8.1.10 KEEP299

8.1.11 KEEPHI ERARCHY300

8.1.12 MAX FANOUT300

8.1.13 PARALLEL- CASE（Verilog Only）301

8.1.14 RAMSTYLE301

8.1.15 ROM STYLE301

8.1.16 SHREG EXTRACT301

8.1.17 SRL STYLE302

8.1.18 TRANSLATE_OFF/TRANSLATE_ON302

8.1.19 USE DSP48302

8.1.20 在XDC文件中使用属性303

8.2 增量编译303

8.2.1 增量编译流程303

8.2.2 运行增量布局和布线304

8.2.3 使用增量编译305

8.2.4 增量编译高级分析307

8.3 修改布线和逻辑308

8.3.1 修改布线308

8.3.2 修改逻辑314

8.4 布局约束316

8.5 查看和分析时序报告317

8.5.1 时序检查基础317

8.5.2 生成时序报告323

8.5.3 分析时序报告327

8.6 时序约束331

8.6.1 时钟定义331

8.6.2 时钟组336

8.6.3 I/O延迟约束339

8.6.4 时序例外341

8.6.5 时序约束实现353

附录XDC中有效的命令355