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第1章 CMOS集成电路EDA技术1

1.1 CMOS集成电路EDA技术概述1

1.2 CMOS模拟集成电路设计流程3

1.3 CMOS模拟集成电路EDA工具分类5

1.4 CMOS数字集成电路设计流程8

1.5 CMOS数字集成电路EDA工具分类11

1.6 小结13

第2章 模拟电路设计及仿真工具Cadence Spectre14

2.1 Spectre的特点14

2.2 Spectre的仿真设计方法16

2.3 Spectre与其他EDA软件的连接17

2.4 Spectre的基本操作18

2.4.1 Cadence Spectre启动设置18

2.4.2 Spectre主窗口和选项介绍19

2.4.3 设计库管理器介绍22

2.4.4 电路图编辑器介绍25

2.4.5 模拟设计环境介绍29

2.4.6 波形显示窗口介绍32

2.4.7 波形计算器介绍37

2.5 Spectre库中的基本器件42

2.5.1 无源器件42

2.5.2 有源器件42

2.5.3 信号源43

2.6 低压差线性稳压器的设计与仿真45

2.7 小结53

第3章 Cadence Virtuoso版图设计工具54

3.1 Virtuoso界面介绍54

3.1.1 窗口标题栏56

3.1.2 状态栏57

3.1.3 菜单栏57

3.1.4 图标菜单65

3.1.5 设计区域67

3.1.6 光标和指针67

3.1.7 鼠标状态68

3.1.8 提示栏69

3.1.9 层选择窗口69

3.2 Virtuoso基本操作71

3.2.1 创建矩形71

3.2.2 创建多边形72

3.2.3 创建路径73

3.2.4 创建标识名74

3.2.5 创建器件和阵列74

3.2.6 创建接触孔76

3.2.7 创建圆形图形76

3.2.8 移动命令78

3.2.9 复制命令79

3.2.10 拉伸命令79

3.2.11 删除命令80

3.2.12 合并命令80

3.2.13 选择和放弃选择命令81

3.2.14 改变层次关系命令82

3.2.15 切割命令84

3.2.16 旋转命令85

3.2.17 属性命令86

3.2.18 分离命令87

3.3 运算放大器版图设计实例88

3.3.1 NMOS晶体管版图设计88

3.3.2 运算放大器的版图设计94

3.4 小结102

第4章 模拟版图验证及参数提取工具Mentor Calibre103

4.1 Mentor Calibre版图验证工具调用103

4.1.1 Virtuoso Layout Editor工具启动103

4.1.2 采用Calibre图形界面启动106

4.1.3 采用Calibre View查看器启动106

4.2 Mentor Calibre DRC验证108

4.2.1 Calibre DRC验证简介108

4.2.2 Calibre DRC界面介绍110

4.2.3 Calibre DRC验证流程举例116

4.3 Mentor Calbre LVS验证125

4.3.1 Calibre LVS验证简介125

4.3.2 Calibre LVS界面介绍126

4.3.3 Calibre LVS验证流程举例137

4.4 Mentor Calibre寄生参数提取146

4.4.1 Calibre PEX验证简介146

4.4.2 Calibre PEX界面介绍147

4.4.3 Calibre PEX流程举例157

4.5 小结163

第5章 数字电路设计及仿真工具Modelsim164

5.1 数字电路设计及仿真概述164

5.2 数字电路设计方法164

5.2.1 硬件描述语言Verilog的特点及规范165

5.2.2 硬件描述语言Verilog的可综合设计173

5.2.3 硬件描述语言设计实例174

5.3 数字电路仿真工具Modelsim179

5.3.1 Modelsim特点与应用179

5.3.2 Modelsim的基本使用182

5.3.3 Modelsim的进阶使用192

5.4 小结207

第6章 数字逻辑综合及Design Compiler208

6.1 逻辑综合概述208

6.1.1 逻辑综合的定义及发展历程208

6.1.2 逻辑综合的流程209

6.2 Design Compiler简介210

6.2.1 Design Compiler的功能210

6.2.2 Design Compiler的使用模式211

6.2.3 DC-Tcl简介212

6.3 Design Compiler综合设计216

6.3.1 启动工具及初始环境配置216

6.3.2 综合库218

6.3.3 Design Compiler综合流程219

6.4 静态时序分析与设计约束227

6.4.1 静态时序分析227

6.4.2 亚稳态229

6.4.3 时钟的约束229

6.4.4 输入输出路径的约束231

6.4.5 组合逻辑路径的约束232

6.4.6 时间预算233

6.4.7 设计环境约束234

6.4.8 多时钟同步设计约束237

6.4.9 异步设计约束239

6.4.10 多时钟的时序约束240

6.5 基于状态机的交通灯综合242

6.6 小结246

第7章 数字电路物理层设计工具IC Compiler247

7.1 IC Compiler简介247

7.2 ICC物理层设计的数据准备249

7.2.1 逻辑层数据249

7.2.2 物理层数据250

7.2.3 设计数据250

7.3 创建设计数据库与后端数据的设置251

7.3.1 逻辑库设置251

7.3.2 物理库设置251

7.3.3 其他文件设置252

7.3.4 创建设计数据库252

7.3.5 库文件检查252

7.3.6 网表导入252

7.3.7 Tlu＋文件设置与检查253

7.3.8 电源网络设置253

7.3.9 TIE单元设置254

7.3.10 导入SDC文件并进行时序约束检查254

7.3.11 定时序优化参数255

7.4 不同PVT角下综合优化的设置方法257

7.4.1 scenario的建立258

7.4.2 PVT角设定258

7.5 宏单元与IO布局260

7.5.1 IO布局与芯片布局空间创建260

7.5.2 宏单元的摆放261

7.6 电源网络的设计与分析262

7.6.1 设计电源和地环262

7.6.2 设计电源和地条262

7.6.3 连接宏单元和标准单元263

7.7 标准单元的布局与优化264

7.7.1 检查是否需要添加tap cell265

7.7.2 spare cell的标识265

7.7.3 检查设计输入文件与约束265

7.7.4 确认所有路径已经被正确地设置265

7.8 时钟树综合与优化267

7.8.1 综合前的检查267

7.8.2 时钟树综合设置267

7.8.3 执行时钟树综合核心命令270

7.9 芯片布线与优化271

7.9.1 布线前的检查271

7.9.2 ICC布线相关设置271

7.9.3 天线效应简介与设置273

7.9.4 执行布线命令274

7.10 芯片ECO与设计文件导出275

7.10.1 Freeze silicon ECO275

7.10.2 unconstrained ECO275

7.10.3 设计结果导出276

7.11 小结276

第8章 数字电路物理层设计工具Encounter277

8.1 Encounter工具发展历史277

8.2 Encounter设计流程介绍278

8.3 数据准备279

8.3.1 设计数据279

8.3.2 逻辑库数据280

8.3.3 物理库数据281

8.3.4 数据准备常用的指令与流程281

8.4 布图规划与布局285

8.4.1 布图与IO排布285

8.4.2 电源网络设计287

8.4.3 标准单元的布局与优化287

8.4.4 布图规划与布局常用指令与流程288

8.5 时钟树综合295

8.5.1 时钟树综合简介295

8.5.2 时钟树流程与优化297

8.6 芯片布线299

8.6.1 芯片布线工具简介299

8.6.2 特殊布线299

8.6.3 一般布线300

8.6.4 芯片布线流程与优化300

8.7 芯片ECO与DFM302

8.7.1 ECO流程与优化302

8.7.2 DFM流程与优化305

8.8 小结305